Hướng dẫn này được thiết kế để thu hẹp khoảng cách giữa mô phỏng EDA lý thuyết và khả năng sản xuất thực tế. Các kỹ sư phương Tây có kinh nghiệm thường gặp phải các vấn đề "thiết kế quá mức" trong đó một bảng mô phỏng hoàn hảo nhưng bị lỗi trong quá trình cán do sự mất cân bằng đồng hoặc dung sai đăng ký.

Nội dung này tập trung vào vật lý của stackup—coi PCB không chỉ là một bộ phận mang, mà là một ống dẫn sóng phức tạp. Bằng cách nhấn mạnh các tiêu chuẩn IPC-6012 Class 3 và các sắc thái của trở kháng Mạng phân phối điện (PDN), chúng tôi định vị DUXPCB là một đối tác kỹ thuật có khả năng thực hiện các thiết kế 32 lớp duy trì tính toàn vẹn tín hiệu ở tốc độ 25Gbps+. Mục tiêu là chuyển đổi cuộc trò chuyện từ "giá trên mỗi bảng" sang "năng suất và độ tin cậy cho các hệ thống có độ phức tạp cao."

Trong kỷ nguyên của FPGA tốc độ cao, 112G SerDes và các dấu chân BGA dày đặc, việc chuyển đổi từ các bảng 4 lớp đơn giản sang các cấu trúc 10-32 lớp phức tạp không còn chỉ là về mật độ định tuyến—nó là về quản lý trường điện từ. Tại DUXPCB, chúng tôi thấy hàng ngàn thiết kế hàng năm; những thiết kế thành công nhất coi stackup nhiều lớp là một thành phần được thiết kế chính xác.

Một stackup được thiết kế tốt là tuyến phòng thủ đầu tiên của bạn trước EMI. Mục tiêu chính là cung cấp một đường dẫn trở lại trở kháng thấp cho mọi tín hiệu.

• Tính đối xứng là bắt buộc: Để ngăn chặn "cong và xoắn" trong chu kỳ cán 180°C+, stackup phải đối xứng so với tâm. Điều này bao gồm trọng lượng đồng, độ dày điện môi và loại vật liệu.
• Hiệu ứng mặt phẳng hình ảnh: Mỗi lớp tín hiệu phải liền kề với một mặt phẳng tham chiếu rắn (GND hoặc PWR). Đối với các thiết kế tốc độ cao (>1GHz), GND được ưu tiên để giảm thiểu bức xạ EMI phẳng.
• Ghép nối chặt chẽ: Giảm độ dày điện môi giữa một lớp tín hiệu và mặt phẳng tham chiếu của nó (ví dụ: sử dụng prepreg 3-mil hoặc 4-mil) làm giảm đáng kể diện tích vòng lặp và nhiễu xuyên âm.

Ở 10 lớp trở lên, chúng tôi chuyển từ định tuyến Microstrip (lớp ngoài) sang Stripline (lớp trong).

• Trở kháng được kiểm soát: Chúng tôi sử dụng các thuật toán Polar SI9000 để tính toán chiều rộng đường dẫn. Đối với một cặp đơn đầu 50Ω hoặc 100Ω vi sai tiêu chuẩn, dung sai phải được giữ trong ±10% (±5% đối với RF cao cấp).
• Quản lý Via Stub: Trong các bảng 20+ lớp, "stub" của một via xuyên lỗ hoạt động như một ăng-ten cộng hưởng. Đối với các tín hiệu >10Gbps, Back-drilling hoặc Vias mù/chôn là điều cần thiết để duy trì băng thông kênh.
• Hiệu ứng dệt thủy tinh: Đối với các tín hiệu tốc độ cực cao, dệt thủy tinh 7628 tiêu chuẩn có thể gây ra độ lệch do các biến thể Dk. Chúng tôi khuyên dùng các loại vải "Thủy tinh lan tỏa" (ví dụ: 1067 hoặc 1086) để đảm bảo khớp pha nhất quán.

Một sai lầm phổ biến trong thiết kế nhiều lớp là bỏ qua Mạng phân phối điện.

• Cộng hưởng mặt phẳng: Các cặp mặt phẳng nguồn/đất lớn hoạt động như một tụ điện song song. Ở tần số cao, chúng có thể cộng hưởng. Xen kẽ các lớp GND-PWR-GND giúp giảm các cộng hưởng này.
• Khử ghép nối ESR thấp: Đặt các tụ điện khử ghép nối 0201 hoặc 0402 gần các chân nguồn BGA nhất có thể. Sử dụng công nghệ "Via-in-Pad" (VIPPO) để giảm thiểu độ tự cảm ký sinh, mà DUXPCB hỗ trợ với các vias được lấp đầy và đóng nắp bằng epoxy.

Nếu Lớp 3 có độ che phủ đồng 80% và Lớp 4 có 10%, bảng sẽ bị cong vênh trong quá trình hàn lại.

• Mẹo chuyên nghiệp: Sử dụng Copper Thieving (mẫu chấm) trong các khu vực trống để cân bằng mật độ đồng trên mặt phẳng mà không ảnh hưởng đến các mạng tín hiệu.

Trong các bảng 16-32 lớp, các mặt phẳng đồng lớn hoạt động như tản nhiệt trong quá trình lắp ráp.

• Mẹo chuyên nghiệp: Đảm bảo giảm nhiệt trên các kết nối mặt phẳng được tối ưu hóa theo tiêu chuẩn IPC-2221 để ngăn chặn "các mối nối hàn nguội" trong khi vẫn duy trì đủ khả năng mang dòng điện.

DUXPCB chuyên về sản xuất số lượng lớp cao, độ tin cậy cao. Cơ sở của chúng tôi được tối ưu hóa cho:

• Số lượng lớp: 2 đến 32 lớp (Tiêu chuẩn); lên đến 64 lớp (Nâng cao).
• Vật liệu Tg cao: IT-180A, S1000-2, Isola 370HR và các loại lai Rogers.
• Đăng ký chính xác: LDI (Chụp ảnh trực tiếp bằng laser) nâng cao đảm bảo đăng ký lớp-lớp trong ±2 mil, rất quan trọng đối với BGA có bước 0,4mm.
• Tuân thủ: Chứng nhận đầy đủ IPC-6012 Class 3 và AS9100D cho các ứng dụng quan trọng.