हजारों पीसीबी डिज़ाइन फ़ाइलों की समीक्षा करने के बाद, हमारी इंजीनियरिंग टीम ने बार-बार वही गलतियाँ देखी हैं - स्टार्टअप प्रोटोटाइप से लेकर स्थापित कंपनियों में उत्पादन बोर्ड संशोधनों तक। इनमें से अधिकांश त्रुटियाँ ईडीए टूल में अदृश्य होती हैं और डी आर सी को साफ-सुथरा पास करती हैं, लेकिन वे विनिर्माण तल पर या क्षेत्र में वास्तविक विफलता का कारण बनती हैं।

यह सात सबसे प्रभावशाली पीसीबी डिज़ाइन गलतियों के लिए एक फील्ड गाइड है, जिसमें ठोस नियम हैं जिन्हें आप आज लागू कर सकते हैं।

गलती 1: आसन्न पैड के बीच सोल्डर मास्क स्लीवर

जब दो पैड एक साथ करीब होते हैं, तो उनके बीच सोल्डर मास्क का उद्घाटन मज़बूती से प्रिंट करने के लिए बहुत संकीर्ण हो सकता है। 0.1 मिमी (4 मिल) से संकीर्ण सोल्डर मास्क स्लीवर सोल्डर रीफ्लो के दौरान छिल सकता है, जिससे ब्रिजिंग हो सकती है। पैड ज्यामिति आपके ईडीए टूल में सही दिखती है - डी आर सी पास हो जाती है - लेकिन बोर्ड शॉर्ट्स के साथ वापस आता है।

नियम: फाइन-पिच घटकों पर पैड ज्यामिति को अंतिम रूप देने से पहले हमेशा अपने फैब के न्यूनतम सोल्डर मास्क वेब आयाम का अनुरोध करें।

गलती 2: बोर्ड-किनारे की गलत कॉपर क्लीयरेंस

बोर्ड के किनारे के बहुत करीब कॉपर डिपैनलाइज़ेशन (रूटिंग या वी-स्कोरिंग) के दौरान क्षतिग्रस्त हो जाता है। रूटेड बोर्ड के लिए मानक न्यूनतम 0.3 मिमी और वी-स्कोर्ड बोर्ड के लिए 0.5 मिमी है। इस उल्लंघन करने वाले ट्रेस गेरबर व्यूअर में ठीक दिखते हैं लेकिन रूटिंग बिट द्वारा निक किए जाते हैं, जिससे क्षेत्र में रुक-रुक कर ओपन हो जाते हैं - सबसे खराब प्रकार की विफलता क्योंकि यह पर्यावरणीय (कंपन-ट्रिगर) हो सकती है।

कैस्टेलेटेड बोर्ड (एज-माउंट पीसीबी) के लिए, यह बाधा उलट जाती है - कॉपर को जानबूझकर बोर्ड के किनारे तक बढ़ाया जाना चाहिए। अपने फैब नोट्स में कैस्टेलेटेड छेद स्पष्ट रूप से निर्दिष्ट करें और इस सुविधा के लिए अपने फैब के समर्थन की पुष्टि करें।

गलती 3: वाया-इन-पैड आवश्यकताओं को अनदेखा करना

एसएमटी पैड (वाया-इन-पैड) के अंदर वाया रखना बीजीए ब्रेकआउट के लिए एक उत्कृष्ट एचडीआई तकनीक है। गलती वाया फिल का अनुरोध किए बिना इसे निर्दिष्ट करना है। एक अनफिल्ड वाया-इन-पैड एक सोल्डर ट्रैप बनाता है - पिघला हुआ सोल्डर घटक के साथ उचित जोड़ बनाने के बजाय वाया बैरल में प्रवाहित होता है। परिणाम एक कमजोर या खुला सोल्डर जोड़ है, जिसे एक्स-रे के बिना पता लगाना असंभव है।

यदि आप वाया-इन-पैड का उपयोग करते हैं, तो हमेशा निर्दिष्ट करें: भरा हुआ और कैप्ड वाया (कॉपर-भरा और पैड सतह के साथ समतल)। यह एक विशिष्ट निर्माण कदम है जो लागत जोड़ता है - लेकिन विकल्प आपके सबसे महत्वपूर्ण घटक इंटरफेस पर अविश्वसनीय जोड़ हैं।

गलती 4: स्टैकअप को परिभाषित किए बिना प्रतिबाधा निर्दिष्ट करना

एक पूर्ण स्टैकअप विनिर्देश के बिना आपके फैब ड्राइंग पर एक नियंत्रित प्रतिबाधा कॉलआउट प्रभावी रूप से अर्थहीन है। फैब्रिकेटर को प्रत्येक सामग्री के ढांकता हुआ स्थिरांक, परत की मोटाई और कौन सी परतें प्रतिबाधा-नियंत्रित हैं, यह जानने की आवश्यकता है - आपके लक्ष्य को प्राप्त करने वाले ट्रेस चौड़ाई की गणना करने के लिए।

गलती 5: उच्च-वर्तमान पथों पर थर्मल राहत

ईडीए टूल डिफ़ॉल्ट रूप से कॉपर पोर में सभी थ्रू-होल पैड पर थर्मल राहत कनेक्शन लागू करते हैं। सिग्नल पैड के लिए, थर्मल राहत वांछनीय है - यह सोल्डरिंग के दौरान पैड को प्लेन में गर्मी को विकीर्ण करने से रोकता है। उच्च-वर्तमान पथों (पावर कनेक्टर, मोटर ड्राइवर, बैटरी संपर्क) के लिए, थर्मल राहत एक गलती है: यह प्रतिरोध बढ़ाता है और पैड कनेक्शन पर एक वर्तमान बाधा पैदा करता है।

उच्च-वर्तमान पथों पर प्रत्येक थ्रू-होल पैड की जाँच करें और थर्मल राहत को एक ठोस पोर कनेक्शन में ओवरराइड करें। यह भी सुनिश्चित करें कि वर्तमान-वहन ट्रेस चौड़ाई पर्याप्त है: एक व्यावहारिक नियम के रूप में, आंतरिक परतों के लिए प्रति एम्पियर कम से कम 1 मिमी ट्रेस चौड़ाई और मुक्त-हवा की स्थिति में बाहरी परतों के लिए 0.8 मिमी/ए का उपयोग करें। 3 ए से ऊपर किसी भी चीज़ के लिए एक समर्पित कैलकुलेटर (सैटर्न पीसीबी टूलकिट, पोलर एसआई9000) का उपयोग करें।

गलती 6: सिल्कस्क्रीन पर ध्रुवीयता मार्करों का गायब होना या अस्पष्ट होना

यह एक असेंबली त्रुटि है जिसे डी आर सी कभी नहीं पकड़ेगा। यदि आपका सिल्कस्क्रीन डायोड, टैंटलम कैपेसिटर, ध्रुवीकृत इलेक्ट्रोलाइटिक कैपेसिटर और कनेक्टर के लिए ध्रुवीयता को स्पष्ट रूप से इंगित नहीं करता है, तो असेंबलर घटक डेटाशीट और पिक-एंड-प्लेस फ़ाइल रोटेशन पर भरोसा करते हैं - और विसंगतियां होती हैं।

सर्वोत्तम अभ्यास: सिल्कस्क्रीन पर एक दृश्य "+" या "1" के साथ प्रत्येक ध्रुवीकृत घटक को चिह्नित करें, जिसे घटक रखे जाने के बाद दिखाई दे। केवल कैथोड बैंड चिह्न पर भरोसा न करें - इसे स्पष्ट रूप से स्क्रीन करें। घने बोर्डों पर जहां सिल्कस्क्रीन घटक के नीचे फिट नहीं होता है, घटक सीमा के आसन्न मार्कर जोड़ें।

गलती 7: यह मानना ​​कि आपकी डिज़ाइन फ़ाइलें स्व-सुसंगत हैं

सबसे व्यवस्थित गलती: गेरबर, बीओएम और पिक-एंड-प्लेस फ़ाइल को तीन स्वतंत्र दस्तावेजों के रूप में मानना ​​और उन्हें डिज़ाइन के विभिन्न चरणों में उत्पन्न करना।

• जोखिमबीओएम में एक घटक होता है जिसे देर से संशोधन में योजना से हटा दिया गया था - इसे अनावश्यक रूप से ऑर्डर किया जाता है और बोर्ड पर रखा जाता है।
• जोखिमपिक-एंड-प्लेस फ़ाइल में एक संदर्भ पदनाम रीनंबर है जो असेंबली ड्राइंग से मेल नहीं खाता है - गलत स्थान पर गलत घटक।
• जोखिमगेरबर को अंतिम डी आर सी सफाई से पहले निर्यात किया गया था - योजना में हटाई गई एक ट्रेस अभी भी गेरबर कॉपर में मौजूद है।

ठीक करेंएक ही ईडीए सत्र में एक एकल, लॉक डिज़ाइन संशोधन से सभी आउटपुट फ़ाइलें उत्पन्न करें। अपने संस्करण नियंत्रण में संशोधन को टैग करें। गेरबर को कभी भी मैन्युअल रूप से पैच न करें।

निष्कर्ष

इनमें से कोई भी गलती विदेशी किनारे के मामले नहीं हैं - वे हर हफ्ते अनुभवी इंजीनियरों के डिजाइनों में दिखाई देते हैं। सामान्य धागा यह है कि ईडीए टूल विनिर्माण संदर्भ के लिए नहीं, बल्कि विद्युत शुद्धता के लिए अनुकूलित हैं। विनिर्माण बाधाएं आपके फैब्रिकेटर की प्रक्रिया क्षमता दस्तावेजों में रहती हैं, न कि आपके डी आर सी नियमसेट में।

इस अंतर को पाटने का सबसे तेज़ तरीका फैब को जारी करने से पहले डीएफएम समीक्षा है। डक्सपीसीबी में, प्रत्येक ऑर्डर में एक मानार्थ इंजीनियरिंग डीएफएम समीक्षा शामिल होती है - हम एक भी पैनल चलने से पहले इन मुद्दों को पकड़ते हैं, इसलिए आपका पहला बिल्ड आपका सबसे अच्छा बिल्ड होता है।