Nachdem wir Tausende von PCB-Design-Dateien überprüft haben, hat unser Ingenieurteam gesehen, dass dieselben Fehler immer wieder erscheinen - von Start-up-Prototypen bis hin zu Produktions-Board-Revisionen bei etablierten Unternehmen.Die meisten dieser Fehler sind in EDA-Tools nicht sichtbar und überschreiten die DRC sauber, aber sie verursachen wirkliche Ausfälle auf der Fertigungsfläche oder im Feld.

Dies ist ein Feldführer zu den sieben wirkungsvollsten PCB-Designfehlern, mit konkreten Regeln, die Sie heute anwenden können.

Fehler 1: Lötmaskensplitter zwischen benachbarten Pads

Wenn zwei Pads nahe beieinander liegen, kann die Lötmaskenöffnung zwischen ihnen zu eng sein, um zuverlässig gedruckt zu werden.Verursachen von Überbrückung. Die Pad-Geometrie sieht in Ihrem EDA-Tool richtig aus die DRC geht aber das Brett kommt mit Shorts zurück.

Regel: Bitte immer nach der Mindestgröße der Lötmaske Ihres Fabrikums, bevor Sie die Pad-Geometrie für feine Komponenten fertigstellen.

Fehler 2: Falsche Abgrenzung von Kupfer bis Brett

Kupfer, das zu nahe an der Plattenkante liegt, wird beim Depaneling (Route oder V-Scoring) beschädigt.Spuren, die gegen diese erscheinen gut in Gerber Viewer, aber werden von der Routing-Bit geschnitten, verursacht intermittierende Öffnungen im Feld die schlimmste Art von Ausfall, weil es sein kann Umwelt (Vibration ausgelöst).

Bei Gießplatten (Kanten-PCBs) ist diese Einschränkung invertiert: Das Kupfer muss sich absichtlich bis zum Brettrand erstrecken.Geben Sie in Ihren Fab-Notizen explizit die castellierten Löcher an und bestätigen Sie die Unterstützung Ihrer Fab für diese Funktion.

Fehler Nr. 3: Übersehen der Anforderungen für die Übertragung von Daten über das Pad

Das Platzieren von Durchgängen in SMT-Pads (via-in-pad) ist eine ausgezeichnete HDI-Technik für BGA-Breakout.Ein ungefülltes Via-in-Pad erzeugt eine Lötfalle geschmolzenes Löt fließt in das Via-Fass anstatt eine richtige Verbindung mit der Komponente zu bildenDas Ergebnis ist ein schwaches oder offenes Lötgelenk, das ohne Röntgenaufnahme unmöglich zu erkennen ist.

Bei Verwendung von "Via-in-Pad" ist immer anzugeben:gefüllt und überzogenDies ist ein spezifischer Herstellungsschritt, der Kosten erhöht, aber die Alternative sind unzuverlässige Verbindungen an den wichtigsten Komponentenoberflächen.

Fehler 4: Impedanz angeben, ohne den Stapel zu definieren

Ein kontrolliertes Impedanz-Aufrufen auf der Fabrikzeichnung ohne eine vollständige Stapel-Spezifikation ist praktisch bedeutungslos.die Schichtdicken, und welche Ebenen impedanzgesteuert sind, um die Spurenbreiten zu berechnen, die Ihr Ziel erreichen.

Fehler 5: Wärmeentlastung auf Stromwegen

EDA-Werkzeuge wenden Wärmeabbauverbindungen standardmäßig an alle durchgehenden Pads in Kupfergüssen an.thermische Erleichterung ist wünschenswert es verhindert, dass das Pad während des Lötens Hitze in das Flugzeug schleudertBei Hochstrombahnen (Stromanschlüsse, Motorantriebe, Batterieanschlüsse) ist die thermische Entlastung ein Fehler: Sie erhöht den Widerstand und schafft einen Stromengpässen an der Anschlussplatte.

Überprüfen Sie jede Durchgangsplatte auf Hochstrombahnen und überschreiben Sie die Wärmerleichterung an eine feste Gießverbindung.Verwendung von mindestens 1 mm Spurenbreite pro Ampere für innere Schichten und.8 mm/A für äußere Schichten unter freier Luft. Für alle Schichten über 3 A ist ein spezieller Rechner (Saturn PCB Toolkit, Polar SI9000) zu verwenden.

Fehler 6: Fehlende oder zweideutige Polaritätsmarkierungen auf der Seidenwand

Wenn Ihr Seidenbildschirm nicht eindeutig die Polarität für Dioden, Tantalkondensatoren, polarisierte elektrolytische Kondensatoren und Steckverbinder anzeigt,Die Montagetechnik setzt auf das Datenblatt der Komponenten und die Drehung der Dateien und es treten Abweichungen auf..

Best Practice: Markieren Sie jede polarisierte Komponente mit einem sichtbaren "+" oder "1" auf dem Seidenbildschirm, so dass sie nach der Platzierung der Komponente sichtbar bleibt.Verlassen Sie sich nicht ausschließlich auf die Kathodenbandmarke . Auf dichten Platten, wo Seidenlack nicht unter die Komponente passt, fügen Sie den Marker neben der Komponentengrenze hinzu.

Fehler 7: Annehmen, dass Ihre Entwurfsdateien selbstkonsistent sind

Der systematischste Fehler: die Gerber-, BOM- und Pick-and-Place-Dateien als drei unabhängige Dokumente zu behandeln und sie in verschiedenen Phasen des Designs zu erzeugen.

• RisikenDie BOM enthält eine Komponente, die in einer späten Überarbeitung aus dem Schema entfernt wurde. Sie wird unnötig bestellt und auf die Tafel gelegt.
• RisikenDie Pick-and-Place-Datei hat eine Referenz-Designator-Renummer, die nicht mit der Montagezeichnung übereinstimmt. Falsche Komponente am falschen Ort.
• RisikenGerber wurden vor der endgültigen Reinigung in der DRK exportiert. Eine Spur, die im Schema gelöscht wurde, ist noch in Gerber Kupfer vorhanden.

Das ist ein Problem.Alle Ausgabedateien aus einer einzigen, gesperrten Designrevision in derselben EDA-Sitzung generieren. Die Revision in Ihrer Versionssteuerung markieren.

Schlussfolgerung

Diese Fehler sind keine exotischen Randfälle, sie erscheinen jede Woche in Entwürfen von erfahrenen Ingenieuren.nicht für den HerstellungskontextDie Produktionsbeschränkungen liegen in den Dokumenten der Fertigungsfähigkeit Ihres Herstellers, nicht in Ihren DRC-Regeln.

Der schnellste Weg, diese Lücke zu schließen, ist eine DFM-Überprüfung, bevor Sie zur Fabrik gehen.Jede Bestellung beinhaltet eine kostenlose technische DFM-Überprüfung wir fangen diese Probleme, bevor ein einzelnes Panel läuftAlso ist dein erster Aufbau dein bester Aufbau.