Na het beoordelen van duizenden PCB-ontwerpbeschrijvingen heeft ons engineeringteam dezelfde fouten herhaaldelijk gezien — van opstartprototypes tot productiebordrevisies bij gevestigde bedrijven. De meeste van deze fouten zijn onzichtbaar in EDA-tools en passeren DRC schoon, maar ze veroorzaken echte storingen op de productievloer of in het veld.

Dit is een veldgids voor de zeven meest impactvolle PCB-ontwerpfouten, met concrete regels die u vandaag nog kunt toepassen.

Fout 1: Soldeermaskerflinters tussen aangrenzende pads

Wanneer twee pads dicht bij elkaar liggen, kan de soldeermaskeropening ertussen te smal zijn om betrouwbaar te printen. Een soldeermaskerflinter smaller dan 0,1 mm (4 mil) kan afbladderen tijdens het solderen, wat kortsluiting veroorzaakt. De padgeometrie ziet er correct uit in uw EDA-tool — de DRC slaagt — maar het bord komt terug met kortsluitingen.

Regel: vraag altijd de minimale soldeermaskerwebafmeting van uw fabriek voordat u de padgeometrie op componenten met fijne pitch finaliseert.

Fout 2: Onjuiste koper-tot-bordrandafstand

Koper te dicht bij de bordrand raakt beschadigd tijdens het depanelen (routeren of V-scoring). De standaardminimum is 0,3 mm voor gerouteerde borden en 0,5 mm voor V-gescoorde borden. Sporen die dit schenden, zien er prima uit in Gerber-viewers, maar worden geraakt door de routeringsbit, wat intermitterende opens in het veld veroorzaakt — het ergste soort storing omdat het omgevingsgebonden kan zijn (trillingsgeactiveerd).

Voor castellated boards (randmontage PCB's) is deze beperking omgekeerd — het koper moet opzettelijk tot de bordrand reiken. Specificeer castellated gaten expliciet in uw fabrieksaantekeningen en bevestig de ondersteuning van uw fabriek voor deze functie.

Fout 3: Vereisten voor via-in-pad negeren

Het plaatsen van vias in SMT-pads (via-in-pad) is een uitstekende HDI-techniek voor BGA-breakout. De fout is het specificeren ervan zonder het aanvragen van via-vulling. Een ongevuld via-in-pad creëert een soldeerval — gesmolten soldeer stroomt in de via-cilinder in plaats van een goede verbinding met het component te vormen. Het resultaat is een zwakke of open soldeerverbinding, onmogelijk te detecteren zonder röntgenfoto.

Als u via-in-pad gebruikt, specificeer dan altijd: gevuld en afgedekt via (kopergevuld en geëgaliseerd met het padoppervlak). Dit is een specifieke fabricagestap die extra kosten met zich meebrengt — maar het alternatief zijn onbetrouwbare verbindingen op uw meest kritieke componentinterfaces.

Fout 4: Impedantie specificeren zonder de stackup te definiëren

Een controlled impedance callout op uw fabriekstekening zonder een volledige stackup-specificatie is effectief betekenisloos. De fabrikant moet de diëlektrische constante van elk materiaal, de laagdikte en welke lagen impedantie-gecontroleerd zijn kennen — om de spoorbreedtes te berekenen die uw doel bereiken.

Fout 5: Thermische ontlasting op hoogstroompaden

EDA-tools passen standaard thermische ontlastingsverbindingen toe op alle through-hole pads in kopergieten. Voor signaalpads is thermische ontlasting wenselijk — het voorkomt dat de pad warmte in het vlak trekt tijdens het solderen. Voor hoogstroompaden (stroomconnectoren, motorstuurprogramma's, batterijcontacten) is thermische ontlasting een fout: het verhoogt de weerstand en creëert een stroomknelpunt bij de padverbinding.

Controleer elke through-hole pad op hoogstroompaden en overschrijf de thermische ontlasting naar een solide gietverbinding. Zorg er ook voor dat de stroomvoerende spoorbreedte voldoende is: als praktische regel, gebruik minimaal 1 mm spoorbreedte per ampère voor interne lagen en 0,8 mm/A voor externe lagen in vrije lucht omstandigheden. Gebruik een speciale calculator (Saturn PCB Toolkit, Polar SI9000) voor alles boven 3 A.

Fout 6: Ontbrekende of dubbelzinnige polariteitsmarkeringen op de silkscreen

Dit is een assemblagefout die DRC nooit zal vastleggen. Als uw silkscreen de polariteit voor diodes, tantaalcondensatoren, gepolariseerde elektrolytische condensatoren en connectoren niet duidelijk aangeeft, vertrouwen assemblers op het componentdatasheet en de rotatie van het pick-and-place-bestand — en er treden discrepanties op.

Best practice: markeer elk gepolariseerd component met een zichtbare "+" of "1" op de silkscreen, geplaatst zodat het zichtbaar blijft nadat het component is geplaatst. Vertrouw niet uitsluitend op de kathodische bandmarkering — zeef deze expliciet. Op dichte borden waar silkscreen niet onder het component past, voegt u de markering toe naast de componentgrens.

Fout 7: Aannemen dat uw ontwerpbeschrijvingen consistent zijn

De meest systematische fout: het behandelen van de Gerber-, BOM- en pick-and-place-bestanden als drie onafhankelijke documenten en het genereren ervan in verschillende stadia van het ontwerp.

• Risico BOM bevat een component dat in een late revisie uit het schema is verwijderd — het wordt onnodig besteld en op het bord geplaatst.
• Risico Pick-and-place-bestand heeft een referentie-aanduiding hernummering die niet overeenkomt met de assemblage-tekening — verkeerd component op verkeerde locatie.
• Risico Gerbers zijn geëxporteerd vóór de definitieve DRC-opschoning — een spoor dat in het schema is verwijderd, bestaat nog steeds in Gerber-koper.

Oplossing Genereer alle uitvoerbestanden uit één, vergrendelde ontwerpversie in dezelfde EDA-sessie. Tag de revisie in uw versiebeheer. Patch nooit Gerbers handmatig.

Conclusie

Geen van deze fouten zijn exotische randgevallen — ze komen elke week voor in ontwerpen van ervaren ingenieurs. De gemeenschappelijke deler is dat EDA-tools zijn geoptimaliseerd voor elektrische correctheid, niet voor de productiecontext. De productiebeperkingen leven in de procescapaciteitsdocumenten van uw fabrikant, niet in uw DRC-regelset.

De snelste manier om deze kloof te overbruggen is een DFM-review voordat u naar de fabriek gaat. Bij DUXPCB is elke bestelling inclusief een gratis technische DFM-review — we vangen deze problemen op voordat er een enkel paneel is geproduceerd, zodat uw eerste build uw beste build is.