Après avoir examiné des milliers de fichiers de conception de PCB, notre équipe d'ingénieurs a constaté que les mêmes erreurs apparaissaient de manière répétée — des prototypes de démarrage aux révisions de cartes de production dans des entreprises établies. La plupart de ces erreurs sont invisibles dans les outils EDA et passent le DRC proprement, mais elles provoquent des défaillances réelles sur la chaîne de fabrication ou sur le terrain.

Ceci est un guide de terrain sur les sept erreurs de conception de PCB les plus impactantes, avec des règles concrètes que vous pouvez appliquer dès aujourd'hui.

Erreur 1 : Fines lames de masque de soudure entre les pastilles adjacentes

Lorsque deux pastilles sont proches l'une de l'autre, l'ouverture du masque de soudure entre elles peut être trop étroite pour être imprimée de manière fiable. Une lame de masque de soudure plus étroite que 0,1 mm (4 mil) peut se décoller pendant le refusion de la soudure, provoquant un pontage. La géométrie de la pastille semble correcte dans votre outil EDA — le DRC passe — mais la carte revient avec des courts-circuits.

Règle : demandez toujours la dimension minimale de la toile de masque de soudure de votre fabricant avant de finaliser la géométrie des pastilles sur les composants à pas fin.

Erreur 2 : Dégagement incorrect entre le cuivre et le bord de la carte

Le cuivre trop proche du bord de la carte est endommagé lors de la séparation (fraisage ou rainurage en V). Le minimum standard est de 0,3 mm pour les cartes fraisées et de 0,5 mm pour les cartes rainurées en V. Les pistes qui violent cette règle semblent correctes dans les visualiseurs Gerber mais sont entaillées par la fraise, provoquant des ouvertures intermittentes sur le terrain — le pire type de défaillance car il peut être environnemental (déclenché par les vibrations).

Pour les cartes castellées (cartes PCB montées sur le bord), cette contrainte s'inverse — le cuivre doit intentionnellement s'étendre jusqu'au bord de la carte. Spécifiez explicitement les trous castellés dans vos notes de fabrication et confirmez le support de cette fonctionnalité par votre fabricant.

Erreur 3 : Ignorer les exigences de via dans la pastille

Placer des vias à l'intérieur des pastilles SMT (via-in-pad) est une excellente technique HDI pour le breakout BGA. L'erreur est de la spécifier sans demander de remplissage de via. Un via-in-pad non rempli crée un piège à soudure — la soudure fondue s'écoule dans le barillet du via au lieu de former une jonction correcte avec le composant. Le résultat est une jonction de soudure faible ou ouverte, impossible à détecter sans rayons X.

Si vous utilisez le via-in-pad, spécifiez toujours : via rempli et bouché (rempli de cuivre et plané à ras de la surface de la pastille). Il s'agit d'une étape de fabrication spécifique qui ajoute un coût — mais l'alternative est des jonctions peu fiables sur vos interfaces de composants les plus critiques.

Erreur 4 : Spécifier l'impédance sans définir la pile

Un appel d'impédance contrôlée sur votre dessin de fabrication sans spécification complète de la pile est pratiquement dénué de sens. Le fabricant a besoin de connaître la constante diélectrique de chaque matériau, les épaisseurs de couche et quelles couches sont à impédance contrôlée — pour calculer les largeurs de piste qui atteignent votre cible.

Erreur 5 : Relief thermique sur les chemins à courant élevé

Les outils EDA appliquent par défaut des connexions de relief thermique à toutes les pastilles traversantes dans les nappes de cuivre. Pour les pastilles de signal, le relief thermique est souhaitable — il empêche la pastille de dissiper la chaleur dans le plan pendant le soudage. Pour les chemins à courant élevé (connecteurs d'alimentation, pilotes de moteur, contacts de batterie), le relief thermique est une erreur : il augmente la résistance et crée un goulot d'étranglement de courant à la connexion de la pastille.

Vérifiez chaque pastille traversante sur les chemins à courant élevé et remplacez le relief thermique par une connexion de nappe solide. Assurez-vous également que la largeur de piste conductrice est adéquate : en règle générale, utilisez au moins 1 mm de largeur de piste par ampère pour les couches internes et 0,8 mm/A pour les couches externes dans des conditions de libre circulation. Utilisez un calculateur dédié (Saturn PCB Toolkit, Polar SI9000) pour tout ce qui dépasse 3 A.

Erreur 6 : Marqueurs de polarité manquants ou ambigus sur la sérigraphie

C'est une erreur d'assemblage que le DRC ne détectera jamais. Si votre sérigraphie n'indique pas clairement la polarité des diodes, des condensateurs au tantale, des condensateurs électrolytiques polarisés et des connecteurs, les assembleurs se fient à la fiche technique du composant et à la rotation du fichier pick-and-place — et des divergences se produisent.

Meilleure pratique : marquez chaque composant polarisé avec un "+" ou un "1" visible sur la sérigraphie, placé de manière à rester visible après la pose du composant. Ne vous fiez pas uniquement à la marque de la bande cathodique — sérigraphiez-la explicitement. Sur les cartes denses où la sérigraphie ne rentre pas sous le composant, ajoutez le marqueur adjacent à la limite du composant.

Erreur 7 : Supposer que vos fichiers de conception sont cohérents

L'erreur la plus systémique : traiter le fichier BOM, le fichier BOM et le fichier pick-and-place comme trois documents indépendants et les générer à différentes étapes de la conception.

• RisqueLe BOM contient un composant retiré du schéma dans une révision tardive — il est commandé et placé sur la carte inutilement.
• RisqueLe fichier pick-and-place a un renommage de désignateur de référence qui ne correspond pas au dessin d'assemblage — mauvais composant au mauvais endroit.
• RisqueLes Gerbers ont été exportés avant le nettoyage final du DRC — une piste qui a été supprimée dans le schéma existe toujours dans le cuivre Gerber.

CorrectionGénérez tous les fichiers de sortie à partir d'une seule révision de conception verrouillée dans la même session EDA. Étiquetez la révision dans votre contrôle de version. Ne jamais patcher les Gerbers manuellement.

Conclusion

Aucune de ces erreurs ne sont des cas limites exotiques — elles apparaissent dans les conceptions d'ingénieurs expérimentés chaque semaine. Le point commun est que les outils EDA sont optimisés pour la correction électrique, pas pour le contexte de fabrication. Les contraintes de fabrication résident dans les documents de capacité de processus de votre fabricant, pas dans votre ensemble de règles DRC.

Le moyen le plus rapide de combler cet écart est un examen DFM avant de soumettre à la fabrication. Chez DUXPCB, chaque commande comprend un examen DFM d'ingénierie gratuit — nous détectons ces problèmes avant qu'un seul panneau ne soit exécuté, de sorte que votre première fabrication soit votre meilleure fabrication.